ARM Cortex-A15 MPCore

(перенаправлено с «ARM Cortex-A15»)

ARM Cortex-A15 MPCore — 32-битный многоядерный процессор, предоставляющий до 8 кэш-когерентных Cortex-A15 ядер, использующих набор инструкций ARM v7. Ядро представлено в 2010 году[4]

ARM Cortex-A15 MPCore
Центральный процессор
ПроизводствоПервые образцы - конец 2011 года[1], в продаже ближе к концу 2012 года[2]
РазработчикARM Holdings
Производитель
Частота ЦП1—2,5 ГГц
Технология производства32 и 28 начально—22 по роадмапу нм
Наборы инструкцийARMv7
Число ядер1-4 на кластер, 1-2 кластера на чип[3]
L1-кэш32 Кбайт I, 32 Кбайт D на каждое ядро
L2-кэш128Кбайт–4Мбайт (конфигурируется совместно с контроллером L2-кэша) на кластер
Разъём
Ядра
  • ARM Cortex-A17[вд]

Обзор

ARM утверждает, что ядро Cortex A15 на 40 процентов производительнее на той же частоте, чем ядро Cortex-A9[5].

Основные особенности архитектуры Cortex A15:

  • Внеочередной, спекулятивный, суперскалярный, с динамическим предсказанием ветвлений вычислительный конвейер. Декодер обрабатывает 3 команды за такт, буфер для перераспределения инструкций ёмкостью 32 команды, 8 портов исполнения, глубина целочисленного конвейера — 15 ступеней, конвейера операций с плавающей запятой и NEON-инструкций — 17-25 стадий. Ядро обрабатывает до восьми микроопераций за такт.
  • Интегрированный в ядро блок обработки SIMD-инструкций NEON с внеочередным исполнением инструкций, поддержка DSP-инструкций архитектуры v6. 128-битные АЛУ.
  • Интегрированный в ядро сопроцессор операций с плавающей запятой VFPv4, внеочередное исполнение команд.
  • LPAE — поддержка адресации до 1 терабайта ОЗУ (Large Physical Address Extensions, 40-битная шина адресов). Однако так же, как и в x86 PAE, пользовательские приложения ограничены 32-битным адресным пространством на процесс.
  • Поддержка аппаратной виртуализации
  • 128-битная шина кэшей L1
  • Поддержка набора инструкций Thumb-2
  • Поддержка расширений безопасности TrustZone
  • Поддержка расширения Jazelle RCT для JIT-компиляции

См. также

Примечания

Ссылки

ARM Holdings