Rocket Lakeマイクロプロセッサ

高い動作周波数を持つ14nmプロセスのマイクロプロセッサとして、同じ14nmプロセスのComet Lakeマイクロプロセッサ（第10世代）の後継として用意された。当時10nmプロセスでは動作周波数を上げることが難しかった。

高い動作周波数、IPCの増強、ピンやソケットの大型化、Cypress Coveマイクロアーキテクチャ採用などによる性能増強が図られ、シングルスレッドの性能は顕著に向上した。

反面、iGPU・リングバス・ソケット形状維持のためにコア数が減りマルチスレッド性能が低下し、また製造プロセスが改善されてないため消費電力が大幅に増加した^[3]（11900Kなどの第11世代 Core i9シリーズと10900Kなどの10世代 Core i9シリーズとの比較）。

• 14nm++プロセス
• 新アーキテクチャ Cypress Cove (Sunny Coveを14nm++プロセスにバックポートしたもの^[4])
• ソケットLGA1200
• 最大DDR4-3200メモリー
• Intel UHD Graphics 750、730
• Intel H470、Z490、500シリーズのチップセットに対応
• 全てハイパースレッディングに対応
• Intel Turbo Boost Max Technology 3.0 (i7、i9、Xeonのみ。その他は2.0に対応。)
• Adaptive Boost Technology (i9 11900K、KFのみ)
• USB 3.2 Gen2×2 (20Gbps)

プロセスルールのみCoffee Lakeから最適化がされていない。

Cypress CoveはSunny Coveを14nm++にバックポートしたものである。先述もしたが、10nmプロセスの遅延により、14nm++プロセスでの立ち上げをせざるを得なくなった。10nmプロセスの立ち上げが遅れたのはIce Lake発売時のインテルの10nmプロセスは、まだ14nmほどの動作周波数を達成できなかったからである^[5][6]。Rocket Lake-Sを10nmプロセスでローンチしようとするとIntel 7(旧称: 10nm Enhanced SuperFin^[7])を使用することになるが、当時は量産されていなかった。量産を待つとロードマップにさらなる遅れが生じ、その隙にRyzenにシェアを奪われかねないため^[5]、仕方なく量産体制に入っていたIce Lakeを14nmにバックポートしRocket Lakeとしてローンチすることになった^[8]。

• Skylakeマイクロアーキテクチャと比べ動作クロックあたりの命令実行数(IPC)が約19%向上
• Out-of-Order実行のために必要なバッファ類を増やし、より同時に多数の命令をIn-Flight状態におけるようにした
• 命令デコード幅を4 x86命令→5 x86命令に、命令発行(microOp)を8命令/サイクルから10命令/サイクルに拡張
• AVX512命令をサポート
• AES-NI命令のピークスループットを2倍に拡大
• Rep Move Strings命令の高速化
• L1データキャッシュを32KB→48KBに拡大
• ロードの際の実効レイテンシーを削減
• Data L1へのストアの発行を1回/サイクルから2回/サイクルに強化
• データプリフェッチの機能を強化
• L2 TLBを拡大
• μOpキャッシュの容量を拡大
• 分岐予測機構を強化
• シングルスレッドモードにおけるLarge Page ITLBのサイズを倍増
• L2を大容量化(256KB→512KB)

— 大原雄介、ASCII.jp：Rocket Lakeが14nmプロセスを採用した本当の理由　インテル CPUロードマップ

• マイクロアーキテクチャを変更しIPCを改善させたことにより、シングルスレッド性能も向上した^[9]。
• XeonはW580、Q570チップセットのみの対応
• B460、H410チップセットではRocket Lake-Sをサポートしない^[10]。
• 全てのIntel 500 シリーズのチップセットとRocket Lake-Sの組み合わせにおいて、メモリのオーバークロックに対応。
• ソケットはLGA1200のまま据え置き。
• AVX 512に対応。
• Intel Deeplearning Boost（英語版）に対応。
• Resizable BARに対応。
• CPU直結PCIeレーンはPCIe 4.0 20レーン